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技术深剖:测试环路滤波器及射频电路设计

gecimao 发表于 2019-04-13 13:01 | 查看: | 回复:

  设计来进行讨论,文中给出了一种简单、易行的工程化计算方法和流程,并对其进行了验证测试,测试结果满足芯片测试的需要。这种方法已经应用于多款小数分频

  的测试电路的设计中。 小数分频频率合成器在测试时必须外接一个环路滤波器电路与压控振荡器才能构成一个完整的锁相环电路。其外围电路中环路滤波器的设计好坏将直接影响到芯片的性能测试。以ADF4153小数分频频率合成器为例,研究了其外围环路滤波器的设计方法,给出了基于芯片测试的环路滤波器设计流程,并进行了验证测试。 测试结果表明,该滤波器可满足小数分频频率合成器芯片测试的需要。在进行小数分频频率合成器的芯片测试时,数字部分可以通过常规的数字测试方法即可以实现;而输出

  噪声、杂散噪声则需要芯片工作在正常的输出状态下才能测试。小数分频频率合成器芯片在测试时需要与外接环路滤波器(LF)、压控振荡器(VCO)才能构成完整的锁相环回路,在具备正常的芯片功能的前提下才能实现对其相位噪声、杂散噪声下的测试。

  一般而言,压控振荡器均使用现成的器件,在挑选器件时注意性能指标的匹配就可以,只有环路滤波器才是需要计算和设计的。环路滤波器在整个电路中主要作为一个低通滤波器,它将芯片鉴相器输出的脉冲信号进行低通滤波,将高频分量滤除,最终得到一个相对平滑的直流电压信号去控制VCO工作,从而获得一个稳定的频率输出。环路滤波器的性能将直接影响到小数分频频率合成器芯片性能的测试。

  本文以ADF 4153型小数分频频率合成器为例,给出了容易实现的三阶环路滤波器的设计方法,能够满足芯片实际测试的需要。

  环路滤波器是电荷泵锁相环电路的重要环节,它连接在电荷泵和压控振荡器之间。锁相环的基本频率特性是由环路滤波器决定的。实际上,正是由于环路滤波器的存在,锁相环才可以选择工作在任意的中心频率和带宽内。环路滤波器的类型多种多样,大致分为有源滤波器和无源滤波器两大类,无源滤波器与有源滤波器相比,其优点在于:结构简单、低噪声、高稳定度和易以实现。

  最常见的无源滤波器是如图1所示的三阶滤波器。一般而言,环路滤波器的带宽应为PFD频率(通道间隔)的1/10.提高环路带宽会缩短锁定时间。但环路带宽过大会大幅度地增加不稳定性,从而导致锁相环无法锁定的状态。

  为了研究环路滤波器对锁相环输出频率相位噪声的影响,设计出符合芯片测试需要的外围环路滤波器。我们在ADIsimPLL软件中进行了如下仿真配置。器件型号:ADF 4153,fPFD=25MHz(理想信号源),INT=69,FRAC=101,MOD=125,VCO采用ZComm公司的V674ME34-LF,在该配置下,预期输出的RFOUT=1.7452GHz. a)设定环路滤波器带宽为20kHz,相位裕度50,其相位噪声的仿线kHz时的相位噪声仿线中可以得知,当环路滤波带宽为20kHz时,VCO所引起的相位噪声占据了主导地位。芯片所引起的相位噪声则被淹没在总输出噪声之下。换句话说,当环路带宽较窄(如20kH)的情况下,针对锁相环输出信号进行相位噪声测试,其结果并不能真正地反映芯片输出的相位噪声。设定环路滤波器带宽为100kHz,相位裕度50,其相位噪声的仿线kHz时的相位噪声仿线中可以得知,当环路滤波带宽为100kHz时,VCO对于总相位噪声的贡献显著地降低,芯片所引起的相位噪声占据了主导地位,在10kHz以内,总相位噪声输出的曲线基本与芯片所引起的相位噪声重合。由此可以得知,当环路带宽较宽(如 100kHz)的情况下,针对锁相环输出信号进行相位噪声测试,其结果基本能真正反映芯片输出的相位噪声。

  时,首先需要确认所使用的VCO型号及其标称性能。然后再根据ADI公司提供的ADIsim-PLL软件进行三阶环路滤波器的设计。从软件得出C1~C3、R2、R3的具体取值,再根据现有的标称电容电阻值进行调整,反算出实际设计的环路带宽及相位裕度。

  由此,我们确定了环路滤波器中各个电容、电阻的取值,并设计了可用于ADF 4153芯片测试的

  仪进行测试,还需要通过电容反馈到ADF 4153的REFINA端,同时REFINA端还需要预留SMA头用于射频输入频率范围及灵敏度测试。一个简单的电阻网络用于完成VCO输出信号功率的再分配。图4环路滤波器及

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