搜索

2.5 Gbps收发器中相位锁定检测电路的设计与仿真

gecimao 发表于 2019-04-24 21:45 | 查看: | 回复:

  2.5 Gbps收发器中相位锁定检测电路的设计与仿线 Gbps收发器中相位锁定检测电路的设计与仿真

  方案,按照全定制设计流程采用SMIC0.18m CMOS混合信号工艺完成了电路的设计、仿线Gbps

  是高速多通道串行收发系统中的关键电路,相位是否准确对齐对于系统性能有着重要影响。电荷泵

  因其稳定性高,捕获范围大,便于集成等特点而别广泛应用于无线通信、频率综合器和时钟恢复电路中,为保证系统性能,

  相位锁定检测电路通常包括模拟锁定检测和数字锁定检测两种方法,模拟检测方法采用经鉴频鉴相器PFD输出的相位误差,产生脉冲信号对外部电容进行充电和放电,以指示当前相位是否锁定,精度往往较低;数字锁定检测方法具有可编程性且设计易于实现等优点,但相位误差参数受

  路的相位检测电路,该电路模拟和数字方法,采用全定制的数字设计,电路工作精度高,可以达到时钟周期的1/218,能够满足G比特级数据收发的性能要求。电路采用SMIC 0.18m CMOS工艺实现并基于spectre进行仿真,结果显示电路可以正常工作,符合预期要求。

  南鉴频鉴相器(PFD)、电荷泵(CP)、低通滤波器(LPF)、压控振荡器(VCO)和分频电路组成。鉴频鉴相器比较输入参考时钟和反馈时钟的频率、相位误差,当反馈时钟落后于参考时钟(即正相差)时,产生UP信号;当反馈时钟超前于参考时钟时(即负相差)产生DOWN信号。电荷泵连接PFD和滤波器LPF,它实际是一个电压/电流转换器,将PFD输出的误差电压电压转换成电流对低通滤波器进行充电、放电,通过低通滤波器转换为压控振荡器的控制电压的升高或降低,从而调整压控振荡器输出时钟相位累积的快慢,分频电路将VCO的输出时钟进行分频后送给PFD,与外部参考时钟进行比较,以输出频率、相位误差脉冲,锁定检测电路用于时钟的相位对齐检测,保证输入到时钟数据恢复环路的时钟的稳定。

  中时钟数据恢复电路的是1.25 GHz的时钟,因此应将VCO的输出信号经过一个二分频及相位调整电路后才可以送给

  本文设计的相位锁定检测电路结构如图1所示。该电路主要包括两个可实现218分频的分频电路、18组两输入异或门构成的相位比较电路、一个18输入或非门构成锁定检测电路。输入参考时钟和反馈时钟分别进行18级分频,各级分频信号对应异或,其异或结果送给18输入的或非门。当各级分频时钟对应相同时,则异或门输出为0,此时经时序输出PLL_LOCKED信号为低电平表示锁定。

  由于将D触发器的输出端取反后连接到输入端,则输出信号即为时钟信号的2分频。因此要对时钟进行218分频,则只需由将18个D触发器依次级联即可,电路如图2所示。每个D触发器采用主锁存器为负锁存器、从锁存器为正锁存器的主从结构,上升沿触发,带有异步复位,经过仔细地参数设计,触发器工作频率可以达到2.5 GHz以上,满足电路的工作速度要求。

  锁定检测电路由一个18输入的准NMOS或非电路构成,在设计时可以增加一点考虑:这里的或非门是18输入,而且若时钟的第一级分频结果就不相同,则之后各级均不相同。因此可将第一级分频结果同时作为或非门的偏置信号,可以起到低功耗控制的作用。电路如图4所示。

  为验证电路的功能性能是否符合要求,采用smic0.18mCMOS工艺完成电路设计后,在cadence的spectre上进行仿线所示。从图中可以看出当输入时钟和反馈时钟同相以后,需要等待218个时钟周期后会输出有效锁定信号,整体闭环仿真中控制电压逐渐稳定,锁相环

  的关键电路,相位锁定检测电路的设计与仿真,通过分析常用的相位锁定检测方法,根据设计实际提出了一种全定制的数字实现方案,可以实现1/18时钟周期的精度检测,保证了电路的可靠稳定工作,采用SMIC0.18m CMOS混合信号工艺完成了电路的设计、仿线 Gbps时钟数据恢复电路中可以稳定可靠地工作。

本文链接:http://idefabrik.net/dianlunaceshi/287.html
随机为您推荐歌词

联系我们 | 关于我们 | 网友投稿 | 版权声明 | 广告服务 | 站点统计 | 网站地图

版权声明:本站资源均来自互联网,如果侵犯了您的权益请与我们联系,我们将在24小时内删除。

Copyright @ 2012-2013 织梦猫 版权所有  Powered by Dedecms 5.7
渝ICP备10013703号  

回顶部